module divider #(
    parameter OUT_CLK = 50000,    
    parameter CLK = 50000000
)
(
    input clk,
    input rst_n,
    output reg out_clk  // 声明为reg类型
);

    reg [31:0] btnclk_cnt = 0;
    always@(posedge clk or negedge rst_n) begin
        if(rst_n == 0)begin
            out_clk = 0;
            btnclk_cnt = 0;
        end
        else if(btnclk_cnt==CLK/OUT_CLK/2)begin 
            out_clk <= ~out_clk;  // 使用正确的位翻转和非阻塞赋值操作符
            btnclk_cnt = 0;
        end
        else begin
            btnclk_cnt = btnclk_cnt + 1'b1;
        end
    end
endmodule


/*

divider #(
    .OUT_CLK(),    
    .CLK())
u_divider0(
    .clk(),
    .rst_n(),
    .reg out_clk());

*/